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【摘要】現(xiàn)代數(shù)字電子技術(shù)的高速發(fā)展使得傳統(tǒng)的數(shù)字電路設(shè)計模式已經(jīng)無法跟上時代的需求。在未來，通過硬件描述語言來輔助設(shè)計也是未來電路設(shè)計的發(fā)展趨勢。Vhdl的出現(xiàn)讓現(xiàn)代電子產(chǎn)品設(shè)計得到了完善，對于今后相關(guān)工作也具有重要的促進作用。

【關(guān)鍵詞】數(shù)字集成電路；Vhdl；應(yīng)用

Vhdl最早出現(xiàn)于上世紀(jì)80年代末，主要用于電路設(shè)計的一種高級程序語言。目前這種語言是現(xiàn)代的電路設(shè)計中的重點，其優(yōu)勢也相對突出。它的出現(xiàn)完善了現(xiàn)代數(shù)字電路設(shè)計的整體結(jié)構(gòu)，讓內(nèi)部程序和外部程序形成了良好的協(xié)調(diào)，在技術(shù)上實現(xiàn)了創(chuàng)新化，也是未來科技研究的重要方向。筆者也根據(jù)自身的工作經(jīng)驗，就如何實現(xiàn)Vhdl的合理應(yīng)用提出了自己的看法。

1.Vhdl簡介

1.1Vhdl的概念。Vhdl即超高速集成電路硬件描述語言，在數(shù)字電路設(shè)計當(dāng)中普遍使用。而在中國，通常運用于ASIC、FPGA或是CPLD的設(shè)計當(dāng)中。Vhdl主要描述數(shù)字系統(tǒng)的結(jié)構(gòu)和行為，從語法上和傳統(tǒng)的計算機高級語言類似。其系統(tǒng)的設(shè)計理念涉及到內(nèi)部功能和算法也包括外部端口，在對設(shè)計實體定義外部界面之后，其它設(shè)計也可以直接對實體進行調(diào)用，這也是Vhdl系統(tǒng)設(shè)計的基礎(chǔ)。與其它的一些硬件描述語言相比，Vhdl在行為描述能力上更加出眾，也是目前設(shè)計領(lǐng)域最常見的意見描述語言，從邏輯上保障電子系統(tǒng)的安全運行。而其大量的庫函數(shù)和語句，在系統(tǒng)設(shè)計早期就能對系統(tǒng)可行性進行判斷，從而在仿真模擬的基礎(chǔ)上來進行完善和優(yōu)化。即便是設(shè)計者對硬件結(jié)構(gòu)不完全掌握的前提下，也不需要對設(shè)計目標(biāo)器件進行管理，也可以進行獨立的設(shè)計[1]。1.2Vhdl的特點。Vhdl的設(shè)計描述功能是多層次化的，既可以對門級電路進行描述，也可以對系統(tǒng)級電路進行描述。描述的方式可以通過結(jié)構(gòu)描述、行為描述和寄存器描述三種方式，必要時還能通過配合協(xié)調(diào)的方式來進行。此外，在硬件電路模型的設(shè)計上，Vhdl也能體現(xiàn)其特點，重點在于給硬件描述提升了自由度，并支持傳輸延遲，讓設(shè)計者們能夠創(chuàng)建高層次的系統(tǒng)模型，使系統(tǒng)模型能夠具備合理的穩(wěn)定性。圖1Vhdl的具體設(shè)計流程Vhdl目前是IEEE標(biāo)準(zhǔn)下的硬件描述語言，因此現(xiàn)階段的大多數(shù)EDA工具都能支持Vhdl的使用，且主要的設(shè)計來源是Vhdl的源代碼，因而其結(jié)構(gòu)化的優(yōu)勢也能讓其易修改，且支持同步電路和異步電路的設(shè)計[2]。設(shè)計人員可以通過邏輯行為來描述電子系統(tǒng)。作為一種標(biāo)準(zhǔn)化的硬件描述語言，其強大的控制能力也能讓模塊更加具有利用價值，且模塊可以通過預(yù)先設(shè)計的方式來進行存放，在后續(xù)的設(shè)計環(huán)節(jié)中也可以進行調(diào)用，讓設(shè)計成果進行交流，使得設(shè)計描述轉(zhuǎn)移的過程具備可行性。Vhdl的兼容性和獨立性也可以讓系統(tǒng)運行完全脫離電子加工設(shè)備，并保障系統(tǒng)的合理運行，隨時進行數(shù)字系統(tǒng)的有效復(fù)制。例如圖1所展示的設(shè)計流程，就是對Vhdl特點的概括。1.3Vhdl的程序結(jié)構(gòu)。1.3.1庫庫是編譯后的數(shù)據(jù)集合，在庫中所存儲的內(nèi)容是結(jié)構(gòu)體描述、實體定義和程序包、在利用Vhdl來進行設(shè)計時，庫中的內(nèi)容就可以作為資源被利用，或是作為參考依據(jù)，庫還可以作為已經(jīng)編譯過的設(shè)計文件，便于設(shè)計者們進行共享和有用的基礎(chǔ)數(shù)據(jù)[3]。1.3.2程序包。程序包是從本質(zhì)上來看是命名的聲明部分，可以利用包來將過程函數(shù)進行邏輯性的安排。程序包由包說明和包體組成，任何可以出現(xiàn)在塊聲明中的語句，包括函數(shù)、類型、變量等都可以在包中使用，并且提供了全程變量。在程序包內(nèi)說明的數(shù)據(jù)對實體是透明化的。1.3.3實體實體既包括了大型的數(shù)字系統(tǒng)，也包含了小型的與門。實體的性質(zhì)可以看作是電腦硬件的CPU處理器，并且具備微處理器的特點。實體說明部分通常設(shè)計的是輸入和輸出的端口名稱和數(shù)據(jù)類型。1.3.4結(jié)構(gòu)體。結(jié)構(gòu)體是對設(shè)計實體的描述。從其根本性質(zhì)上來看，可以將其看作是一個功能模塊，對整個系統(tǒng)負責(zé)，而結(jié)構(gòu)體則是對功能模塊內(nèi)部的一種邏輯描述形式。換而言之，就是功能模塊的內(nèi)部細節(jié)和工作原理可以通過結(jié)構(gòu)體來進行具體描述，并將其合理地展示出來[4]。1.3.5配置。配置是對不同層次的實體與結(jié)構(gòu)體關(guān)系的一種連接式說明。實體和結(jié)構(gòu)體的連接關(guān)系配置中，設(shè)計者們可以通過對配置語句的調(diào)整來為實體提供不同的結(jié)構(gòu)體匹配方式。例如在仿真設(shè)計當(dāng)中，就可以對不同的結(jié)構(gòu)體來進行測試，選擇不同的結(jié)構(gòu)體來達到這一目標(biāo)。

2.數(shù)字集成電路設(shè)計中對Vhdl的應(yīng)用

2.1Vhdl融合進制計算。Vhdl在數(shù)字集成電路設(shè)計當(dāng)中首先體現(xiàn)在其融合進制計算的功能之上。目前一般的計算程序除了常見的二進制計算之外，還包括某些場合下的十進制計算方式。但這些計算方式都是在Vhdl語言編程的基礎(chǔ)上展開的。而數(shù)字化集成電路系統(tǒng)當(dāng)中，要想實現(xiàn)數(shù)據(jù)的合理對接，也需要讓外部系統(tǒng)和內(nèi)部電路系統(tǒng)之間形成良好的協(xié)調(diào)和配合。Vhdl在電路設(shè)計系統(tǒng)中的規(guī)劃作用，也使得其成為了主要的編程語言。2.2Vhdl集中模塊工具。由于Vhdl本身是具有高融合性的產(chǎn)物，而當(dāng)系統(tǒng)運作需要以較快的速度運行時，電路設(shè)計硬件系統(tǒng)就應(yīng)該具備獨立的語言運行編碼，從而促進模塊工具系統(tǒng)的整體融合。通常情況下采用層次性的模塊先進行系統(tǒng)規(guī)劃，然后在通過Vhdl來尋找到事先儲存在數(shù)據(jù)庫內(nèi)的有用信息，為集成電路設(shè)計提供數(shù)字資源的需要。與此同時，Vhdl對電路設(shè)計系統(tǒng)模塊進行了規(guī)劃，在運行結(jié)構(gòu)、電路整體結(jié)構(gòu)和信息傳輸結(jié)構(gòu)方面進行了重新編排，讓電路設(shè)計工具可以集中化、系統(tǒng)化地運用，保障了信息的完整性[5]。值得一提的是電路設(shè)計階段的信息數(shù)據(jù)輸入還可以在有效的電路檢驗工作下開展，并保障電路設(shè)計庫的自動更新，成為了一套相對完善的運行程序，也是模塊工具集中化的體現(xiàn)。目前常用的模塊程序包括IBMRISCsystem/6000或是SunSPACstation，HP9000Series700/800，這也是目前現(xiàn)代集成電路設(shè)計中的主要技術(shù)模式，對于系統(tǒng)的綜合運行能力提升具有顯著的促進作用。2.3Vhdl融合編程設(shè)計。編程設(shè)計的綜合性融合也是Vhdl在數(shù)字集成電路設(shè)計中的主要優(yōu)勢。因為Vhdl語言的主要工作內(nèi)容包括項目的輸入、編輯、校驗和編程工作。這些不同類型的內(nèi)容在現(xiàn)代化的數(shù)字集成電路設(shè)計當(dāng)中也應(yīng)該不斷地在電路設(shè)計結(jié)構(gòu)上做到完善。如果設(shè)計者們需要對電路設(shè)計外部運行程序進行修改，例如當(dāng)項目運行語言程序出現(xiàn)問題時，就可以有效地利用其編程設(shè)計融合的特點來實現(xiàn)系統(tǒng)的規(guī)劃。因為Vhdl系統(tǒng)規(guī)劃的方式是通過內(nèi)部程序來實現(xiàn)外部數(shù)據(jù)的輸入，在系統(tǒng)規(guī)劃結(jié)構(gòu)方面實現(xiàn)了智能化和自動化，電路設(shè)計結(jié)構(gòu)也能符合實際標(biāo)準(zhǔn)，促進設(shè)計的穩(wěn)定性提升[6]。2.4Vhdl的集成化運行。在傳統(tǒng)的電路設(shè)計工作當(dāng)中，無論是設(shè)計還是規(guī)劃環(huán)節(jié)都具有顯著的分散性的特點，重點不明確，而Vhdl的使用可以有效地將分散化管理轉(zhuǎn)變成為集成化的管理體系。通過對Vhdl的基本運行程序來看，其系統(tǒng)結(jié)構(gòu)設(shè)計體現(xiàn)出了明顯的靈活性和完善程度，系統(tǒng)的運行可以有效降低電路設(shè)計成本的運算量，實現(xiàn)一體化的水平提升。如果我們將Vhdl系統(tǒng)看作是一棟高樓，那么高樓的設(shè)計施工需要從底層施工過渡到頂層施工。Vhdl系統(tǒng)的底層設(shè)計部分是通過將電路內(nèi)部和外部系統(tǒng)進行聯(lián)合設(shè)計，讓數(shù)字電路系統(tǒng)處于一體化的模式之下，無論是在規(guī)劃的合理性還是設(shè)計后期的工作效率上都有明顯提高。此外，頂層設(shè)計可以將大數(shù)據(jù)進行分析和運行，然后讓外部硬件運行的各個部分都能竟然有序，在整體化的連接之下運行，這也是現(xiàn)代數(shù)字集成電路設(shè)計中的關(guān)鍵。2.5Vhdl融合多個平臺。之前提到過Vhdl系統(tǒng)具有很出色的靈活性，而Vhdl在數(shù)字集成電路設(shè)計當(dāng)中也能夠發(fā)揮顯著的效果，尤其是融合多個平臺的功能上。數(shù)字集成電路設(shè)計本身具有多樣性的平臺，可以讓電子數(shù)據(jù)在系統(tǒng)下實現(xiàn)數(shù)據(jù)傳輸和延遲傳輸?shù)墓δ?，并實現(xiàn)電子技術(shù)支持下的多樣性傳輸。此外，Vhdl系統(tǒng)的整體結(jié)構(gòu)能夠?qū)崿F(xiàn)融合應(yīng)用，與現(xiàn)代數(shù)字系統(tǒng)的整體結(jié)構(gòu)相適應(yīng)，從而完善數(shù)據(jù)多平臺傳輸結(jié)構(gòu)。具體來看，就是實現(xiàn)同步和異步電流的傳輸，構(gòu)建智能化的外界系統(tǒng)，并通過源文件來獲得系統(tǒng)的設(shè)計數(shù)據(jù)，讓語言編碼程序和仿真數(shù)據(jù)實現(xiàn)有效結(jié)合。例如通過“File-Project-SetProjecttoCurrentFile”的菜單，就可以對電路設(shè)計內(nèi)部結(jié)構(gòu)進行層次規(guī)劃，然后讓仿真系統(tǒng)建立仿真波形，依據(jù)程序的要求來綜合利用多平臺的資源，體現(xiàn)出融合應(yīng)用的特點。2.6Vhdl在基本界面設(shè)計中的作用。作為電路設(shè)計的基本系統(tǒng)語言，數(shù)字語言編碼正是集成電路設(shè)計的基本結(jié)構(gòu)。Vhdl在基本界面的設(shè)計方面也具有完善的結(jié)構(gòu)系統(tǒng)，即之前提到過的庫、程序包、結(jié)構(gòu)體和配置四個部分。從其基本的工作過程來看，流程是先通過庫來建立數(shù)據(jù)分析集合體，然后在保障電路設(shè)計結(jié)構(gòu)具備數(shù)據(jù)結(jié)構(gòu)的基礎(chǔ)上來讓程序包進行優(yōu)化設(shè)計，而電路設(shè)計系統(tǒng)是通過程序包向?qū)嶓w端口進行輸送的。然后根據(jù)結(jié)構(gòu)體的電路設(shè)計信息來將信息結(jié)構(gòu)轉(zhuǎn)化為電路操作模式，并保障電路結(jié)構(gòu)的輸出，讓特定結(jié)構(gòu)體與數(shù)字電路設(shè)計結(jié)構(gòu)體進行融合，形成完善的集成電路設(shè)計體系。

3.Vhdl在數(shù)字集成電路設(shè)計中的具體例子

計數(shù)器是數(shù)字電路之中的常見應(yīng)用，包括二進制、十進制等。下文的設(shè)計方案是以模為12的加法計數(shù)器，端口包括。i(進位)、nrest(置零)、load(加載)、d(數(shù)據(jù)輸入)、Ik(時鐘);輸出端口設(shè)計為co(輸出進位)、qh(高位輸出)、ql(低位輸出)。LIBRARYieee;USEieee.std-logie-1164.ALL;USEieee.std-logie-arith.ALL;USEieee.std-logie-unsigned.ALL;ENTITYcntm12aISPORT(ci:INstd-logiC;nreset:INstd-logic;load:INstd-logic;d:INstd-logie-veetor(7DOWNTO0);clk:INstd-logie;co:OUTstd-logie;qh:outstd-logie-veetor(3DOwNTo0);ql:outstd-logie-veetor(3DOwNTO0));ENDentm12a;ARCHITECTUREbehaveOFcntm12aISSignalqh-int:Std-logie-veetor(3downto0);Signalql-int:Std-logie-veetor(3downto0);BEGINql<=ql-int;Qh<=qh-int;co<=’1’WHEN(qh-int=”0000”ANDql-int=”1011”ANDci=’1’)ELSE’0’;PROCESS(cIk,nreset)BEGINIF(nreset=’0’)THENqh-int<=”0000”;ql-int<=”0000”;ELSIF(clk’eventANDclk=’1’)THENIF(load=’1’)THENqh-int<=d(7DOWNTO4);ql-int(=d(3downto0);ELSIF(ci=’1’)THENIF(ql-int=11)THENql-int<=”0000”;IF(qh-int=0)THENqh-int<=”0000”;ELSEqh-int<=qh-int+1;ENDIF;ELSEql-int<=ql-int+1:ENDIF;ENDIF;ENDIF;ENDPROCESS;ENDbehave;而這一‘12’模只需要在原有的基礎(chǔ)上進行修改，就能夠?qū)崿F(xiàn)對任意進制的加法和減法計數(shù)器，并且可以作為庫文件進行使用，優(yōu)勢顯著。

4.結(jié)語

通過研究，可以看到Vhdl語言設(shè)計從本質(zhì)上看就是通過軟件設(shè)計和配置相結(jié)合的過程，并且具有顯著的電路系統(tǒng)描述和建模能力。在未來的數(shù)字集成電路設(shè)計當(dāng)中，Vhdl也可以多層次地對數(shù)字系統(tǒng)進行設(shè)計，不僅有效縮短工作周期，還能提升設(shè)計的靈活性和有效性。本文主要從Vhdl的內(nèi)涵入手，從其優(yōu)勢進行分析，并探究Vhdl在數(shù)字集成電路設(shè)計中的體現(xiàn)，配合實例來證明了其在設(shè)計過程中的優(yōu)越性，是未來新技術(shù)的發(fā)展方向。而Vhdl的出現(xiàn)也說明了現(xiàn)代電子系統(tǒng)設(shè)計的高要求。而在實際設(shè)計環(huán)節(jié)中也可以通過抽象的語言來對系統(tǒng)結(jié)構(gòu)進行描述，之后通過細化模塊，將Vhdl描述成為門級電路，完善電子系統(tǒng)。

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作者:潘慧峰 單位:深圳市天創(chuàng)威芯技術(shù)開發(fā)有限公司