導(dǎo)語(yǔ)：多模導(dǎo)航SoC芯片設(shè)計(jì)研究一文來(lái)源于網(wǎng)友上傳，不代表本站觀點(diǎn)，若需要原創(chuàng)文章可咨詢客服老師，歡迎參考。

摘要：當(dāng)前多個(gè)全球衛(wèi)星導(dǎo)航系統(tǒng)（GNSS）信號(hào)的頻率及體制不同，傳統(tǒng)的基于超外差或低中頻架構(gòu)的無(wú)線接收機(jī)需要在模擬域通過(guò)復(fù)雜的模擬電路進(jìn)行下變頻、濾波、放大、模數(shù)轉(zhuǎn)換等信號(hào)處理，且需要多個(gè)模擬通道來(lái)處理多模信號(hào)，這給多模導(dǎo)航一體化soc芯片的設(shè)計(jì)帶來(lái)了極大的挑戰(zhàn)。針對(duì)上述情況，文中基于模擬最小化、數(shù)字最大化的思想，通過(guò)芯片內(nèi)部集成高增益射頻放大器、低功耗的高速模數(shù)轉(zhuǎn)換器、低抖動(dòng)的時(shí)鐘鎖相環(huán)以及數(shù)字信號(hào)處理的基帶處理及CPU電路，創(chuàng)新性地提出一種基于軟件無(wú)線電架構(gòu)的多模導(dǎo)航SoC芯片。然后，進(jìn)行55nmCMOS工藝電路設(shè)計(jì)、版圖設(shè)計(jì)、仿真及硅流片驗(yàn)證。測(cè)試結(jié)果表明，文中的SoC芯片具備多模導(dǎo)航功能，定位精度可達(dá)到2.5m，授時(shí)精度為55.9ns，測(cè)速精度為0.06m/s，功耗為81mW，芯片面積大小為6230μm×4480μm。所提出的多模導(dǎo)航SoC芯片與市場(chǎng)主流產(chǎn)品性能相當(dāng)，可滿足導(dǎo)航系統(tǒng)需求。

關(guān)鍵詞：SoC芯片；多模導(dǎo)航；軟件無(wú)線電架構(gòu)；GNSS；無(wú)線接收機(jī)；信號(hào)處理；仿真驗(yàn)證

隨著集成電路技術(shù)的快速發(fā)展，導(dǎo)航系統(tǒng)終端經(jīng)歷了從第一代的分立器件及模塊為主的多芯片設(shè)計(jì)到第二代的導(dǎo)航射頻前端芯片和數(shù)字基帶處理芯片為主的兩片系統(tǒng)設(shè)計(jì)，目前已經(jīng)演變成第三代基于導(dǎo)航SoC芯片的單芯片系統(tǒng)設(shè)計(jì)[1?4]。單芯片導(dǎo)航SoC芯片內(nèi)部集成了導(dǎo)航射頻前端模擬電路模塊、大規(guī)模的數(shù)字基帶處理以及CPU處理器模塊。目前，大多數(shù)單芯片導(dǎo)航SoC芯片是基于超外差或低中頻的無(wú)線接收機(jī)架構(gòu)，通過(guò)在模擬域進(jìn)行混頻將接收的射頻導(dǎo)航信號(hào)轉(zhuǎn)換成中頻信號(hào)；然后經(jīng)過(guò)中頻濾波放大，進(jìn)而通過(guò)模/數(shù)轉(zhuǎn)換器ADC將模擬中頻信號(hào)轉(zhuǎn)換成對(duì)應(yīng)的數(shù)字信號(hào)；從而進(jìn)入基帶處理電路及CPU在數(shù)字域進(jìn)行數(shù)字信號(hào)處理，得到期望的導(dǎo)航電文信息[5?7]。然而這種基于模擬域混頻完成頻率變換的導(dǎo)航SoC在期望滿足多模導(dǎo)航信號(hào)的接收時(shí)，往往需要多個(gè)模擬通道來(lái)完成不同模式的導(dǎo)航信號(hào)模擬與轉(zhuǎn)換，非常不利于在單片集成。本文基于模擬電路最小化、數(shù)字電路最大化的設(shè)計(jì)思想，創(chuàng)新性地提出了一種基于軟件無(wú)線電架構(gòu)的多模導(dǎo)航SoC芯片架構(gòu)，通過(guò)低功耗高速模數(shù)轉(zhuǎn)換器直接對(duì)導(dǎo)航信號(hào)進(jìn)行射頻采樣量化轉(zhuǎn)換，在數(shù)字域完成頻率變換及信號(hào)處理。數(shù)字電路隨著集成電路工藝的進(jìn)步，面積和功耗可以不斷降低，由于內(nèi)部集成了寬帶的射頻放大器和高速ADC，可以對(duì)不同模式的導(dǎo)航信號(hào)全部進(jìn)行采樣量化轉(zhuǎn)換，實(shí)現(xiàn)了單個(gè)模擬通道完成多模導(dǎo)航信號(hào)的處理，從而實(shí)現(xiàn)了系統(tǒng)終端的最優(yōu)化設(shè)計(jì)。

1電路設(shè)計(jì)

1.1多模導(dǎo)航

SoC芯片的系統(tǒng)架構(gòu)設(shè)計(jì)如圖1所示，本文設(shè)計(jì)的高性能多模系統(tǒng)導(dǎo)航SoC芯片內(nèi)部集成高增益射頻放大器、低功耗高速ADC、鎖相環(huán)、數(shù)字下變頻、大規(guī)模的相關(guān)器、16個(gè)跟蹤環(huán)路、AMBA總線和外設(shè)等。外圍只需要搭載天線連接低噪聲放大器（LNA）、聲表射頻濾波器（SAW）、時(shí)鐘和電源，即可構(gòu)成多模導(dǎo)航系統(tǒng)終端，實(shí)現(xiàn)實(shí)時(shí)位置及時(shí)間信息的獲取[8]。圖1多模導(dǎo)航SoC芯片的系統(tǒng)架構(gòu)

1.2寬帶射頻放大器的設(shè)計(jì)

導(dǎo)航SoC芯片中的射頻放大器主要完成導(dǎo)航信號(hào)的低噪聲放大，使得微弱的導(dǎo)航信號(hào)及噪聲放大到ADC可以完成量化的信號(hào)電平值[9]。不同模式導(dǎo)航信號(hào)的頻率差異較大，為了滿足北斗、GPS、GlONASS等導(dǎo)航信號(hào)的射頻放大要求，該射頻放大器的帶寬設(shè)置為1.1~1.7GHz，增益設(shè)計(jì)為38dB。本文設(shè)計(jì)的射頻放大器結(jié)構(gòu)如圖2所示。放大器包括三級(jí)放大器電路和一級(jí)輸出驅(qū)動(dòng)電路，在第一級(jí)的輸入中還加入了寬帶匹配電路，寬帶匹配電路全部在片上實(shí)現(xiàn)。

1.3低功耗高速模數(shù)轉(zhuǎn)換器

ADC的設(shè)計(jì)射頻采樣ADC主要完成射頻信號(hào)的采樣量化，將模擬信號(hào)轉(zhuǎn)換成對(duì)應(yīng)的數(shù)字信號(hào)，提供給后端的數(shù)字基帶處理電路進(jìn)行處理。該模塊的主要難點(diǎn)是射頻采樣，由于要量化的信號(hào)頻率高達(dá)1.5GHz以上，如果采用低通奈奎斯特ADC需要轉(zhuǎn)換時(shí)鐘超過(guò)3GHz，這在具體的電路實(shí)現(xiàn)上是十分困難的，而且電路實(shí)現(xiàn)所需的功耗、面積較大，也是十分不經(jīng)濟(jì)的。導(dǎo)航信號(hào)的帶寬一般在幾十兆赫茲以內(nèi)，本文根據(jù)帶通奈奎斯特采樣定律，采用欠采樣的ADC來(lái)完成采樣量化轉(zhuǎn)換，實(shí)現(xiàn)具體的電路功能。該ADC的模擬全功率輸入帶寬要包括各模式下的導(dǎo)航信號(hào)頻率，同時(shí)要具有足夠的動(dòng)態(tài)范圍。為了系統(tǒng)抗飽和的要求，該射頻采樣ADC要實(shí)現(xiàn)的具體技術(shù)指標(biāo)為7bit/250MSPS，模擬輸入帶寬為2.5GHz，功耗低于10mW。本文設(shè)計(jì)的高速ADC結(jié)構(gòu)框圖如圖3所示，該ADC采用的是典型的逐次逼近SARADC架構(gòu)。從圖3結(jié)構(gòu)框圖可知，該ADC可劃分成如下電路子模塊：寬帶采樣保持電路、非二進(jìn)制權(quán)重電容DAC電路、動(dòng)態(tài)比較器和鎖存輸出電路、逐次逼近控制邏輯電路和開關(guān)電容陣列控制邏輯產(chǎn)生電路、輸出控制和驅(qū)動(dòng)電路、時(shí)鐘放大和處理模塊、基準(zhǔn)產(chǎn)生和偏置電路等[10?11]。

1.4高性能時(shí)鐘鎖相環(huán)的設(shè)計(jì)

在導(dǎo)航SoC芯片中，鎖相環(huán)主要用于ADC、基帶處理及CPU的系統(tǒng)時(shí)鐘。由于ADC直接對(duì)射頻信號(hào)完成采樣量化，時(shí)鐘信號(hào)的質(zhì)量將限制轉(zhuǎn)換后數(shù)字信號(hào)的信噪比，因此本文SoC芯片中需要設(shè)計(jì)一個(gè)低噪聲、性能穩(wěn)定的鎖相環(huán)。本文設(shè)計(jì)的倍頻鎖相環(huán)結(jié)構(gòu)框圖如圖4所示。該鎖相環(huán)由鑒相器（PhaseDetector）、電荷泵（Cpump）、環(huán)路濾波器、四級(jí)壓控差分振蕩器、相位內(nèi)插器、電壓調(diào)節(jié)器、時(shí)鐘選擇器、分頻器和測(cè)試電路等組成。采用1.2V/2.5V雙電源供電，其中1V主要給鑒相器、分頻器等數(shù)字電路供電；2.5V電源提供給電壓基準(zhǔn)源，產(chǎn)生出電荷泵、環(huán)路濾波器、壓控振蕩器、相位內(nèi)插器等模塊所需的工作電壓。

1.5數(shù)字處理電路的設(shè)計(jì)

多模導(dǎo)航SoC芯片的數(shù)字電路如圖5所示，主要包括數(shù)字基帶處理電路及CPU處理器電路兩大部分。數(shù)字基帶處理電路主要完成數(shù)字混頻、數(shù)字濾波及相關(guān)處理等操作，以實(shí)現(xiàn)捕獲和跟蹤功能。從數(shù)字化的電磁波信息中解析出衛(wèi)星發(fā)射的導(dǎo)航電文，CPU及外設(shè)、總線等承載著軟件的運(yùn)行，并賦予芯片與外界通信的能力。軟件運(yùn)行在CPU上，讀取基帶解析出的導(dǎo)航電文，計(jì)算得到芯片的位置、速度、時(shí)間等信息，并通過(guò)NMEA協(xié)議從UART串行口輸出[12?13]。

2版圖設(shè)計(jì)

本文設(shè)計(jì)的多模導(dǎo)航芯片采用55nmCMOS工藝設(shè)計(jì)實(shí)現(xiàn)，模擬部分采用全定制的版圖設(shè)計(jì)方法，放置在芯片的左下角，從左到右依次為射頻放大器、ADC和PLL；數(shù)字部分采用大規(guī)模數(shù)字電路的自動(dòng)布局布線的版圖設(shè)計(jì)方法[14]。導(dǎo)航SoC芯片的版圖如圖6所示，芯片整體面積大小為6230μm×4480μm。

3測(cè)試結(jié)果

根據(jù)上述方案實(shí)現(xiàn)的多模導(dǎo)航SoC芯片采用數(shù)模混合集成電路的設(shè)計(jì)技術(shù)，并結(jié)合超深亞微米VLSI設(shè)計(jì)技術(shù)，不僅在功能上全面達(dá)到了設(shè)計(jì)要求，同時(shí)在芯片功耗、面積、可測(cè)性及使用靈活性方面也獲得了良好的效果。基于該導(dǎo)航SoC芯片的系統(tǒng)終端測(cè)試平臺(tái)，綜合考慮結(jié)構(gòu)、環(huán)境適應(yīng)性、可靠性、電磁兼容性、長(zhǎng)期穩(wěn)定性等綜合因素，所設(shè)計(jì)的導(dǎo)航SoC芯片系統(tǒng)的測(cè)試終端如圖7所示，實(shí)際路測(cè)結(jié)果如圖8所示。導(dǎo)航SoC芯片的技術(shù)指標(biāo)與目前市場(chǎng)主流導(dǎo)航芯片產(chǎn)品性能對(duì)比如表1所示。

4結(jié)論

基于軟件無(wú)線電架構(gòu)的多模導(dǎo)航SoC芯片通過(guò)對(duì)接收到的衛(wèi)星導(dǎo)航信號(hào)直接射頻采樣量化轉(zhuǎn)換成對(duì)應(yīng)的數(shù)字信號(hào)，在數(shù)字域完成頻率變換，通過(guò)單個(gè)模擬接收通道處理多個(gè)不同頻率不同制式的導(dǎo)航信號(hào)，極大地降低了模擬電路的規(guī)模。該導(dǎo)航SoC芯片通過(guò)軟件配置可實(shí)現(xiàn)單GPS、單北斗及GPS/北斗的雙模衛(wèi)星信號(hào)的射頻接收、基帶處理、電文解析、協(xié)議處理，能夠滿足用戶定位、授時(shí)及測(cè)速等需求。該導(dǎo)航SoC芯片與市場(chǎng)主流的SoC芯片性能相當(dāng)，目前已經(jīng)開展產(chǎn)業(yè)化應(yīng)用，隨著市場(chǎng)開拓，其將極大地促進(jìn)導(dǎo)航產(chǎn)業(yè)的健康發(fā)展，推進(jìn)我國(guó)衛(wèi)星導(dǎo)航技術(shù)的國(guó)際化以及核心芯片的國(guó)產(chǎn)化。

作者：孫金中 付秀蘭 高艷麗 單位：安徽芯紀(jì)元科技有限公司